Formal Verification

Formal verification ist eine Disziplin innerhalb von formal methods, die darauf abzielt, mit mathematischer Strenge nachzuweisen, dass ein System (Software, Hardware oder eine Kombination davon) einer formalen Spezifikation entspricht. Kerntechniken umfassen model checking (erschöpfende Untersuchung endlicher Modelle zur Verifizierung temporaler Eigenschaften), theorem proving (deduktives Schließen zur Feststellung von Eigenschaften, auch für Systeme mit unendlichem Zustand oder parametrisierte Systeme) und static analysis (Analyse von Code ohne Ausführung zur Erkennung potenzieller Fehler). Formal verification kann auf verschiedenen Abstraktionsebenen angewendet werden, von den Anforderungen bis zur Implementierung, und unterstützt Eigenschaften wie safety (nichts Schlimmes passiert) und liveness (etwas Gutes passiert schließlich) sowie security properties (Vertraulichkeit, Integrität, Authentizität). Der Workflow umfasst typischerweise das Schreiben einer präzisen Spezifikation, die Entwicklung eines abstrakten Modells des Systems, die Formulierung verifizierbarer Eigenschaften, die Auswahl geeigneter Verifizierungsmethoden und die Interpretation von counterexamples, wenn Eigenschaften fehlschlagen. Anwendungsfälle in der Praxis erstrecken sich über sicherheitskritische Bereiche (z. B. Avionik, medizinische Geräte) und sicherheitskritische Protokolle (z. B. kryptografische Protokolle, smart-contract verification). Einschränkungen sind die Notwendigkeit präziser Spezifikationen, mögliche state-space explosion, Skalierbarkeitsherausforderungen und die Tatsache, dass die Verifizierungsergebnisse von der Treue des Modells zum realen System abhängen. Während standardmäßige formal verification Korrektheit und Sicherheit betont, erfordern Timing- und Performance-Eigenschaften spezialisierte Modelle (z. B. timed automata) oder separate Analysen; runtime verification kann formal verification ergänzen, indem es Ausführungen in Echtzeit überwacht.