Formal Verification

Formal verificationは、formal methods内の分野であり、システム（software、hardware、またはそれらの組み合わせ）がformal specificationに従うことを数学的厳密さをもって確立することを目指します。主要な技術には、model checking（temporal propertiesを検証するための有限モデルの網羅的な探索）、theorem proving（無限状態またはパラメータ化されたシステムを含むプロパティを確立するための演繹的推論）、static analysis（実行せずにcodeを分析して潜在的なエラーを検出）が含まれます。Formal verificationは、requirementsからimplementationまでの抽象化レベル全体に適用でき、safety（悪いことが起こらない）、liveness（良いことが最終的に起こる）、およびsecurity properties（confidentiality、integrity、authenticity）などのプロパティをサポートします。ワークフローには通常、precise specificationの作成、システムの抽象モデルの開発、検証可能なプロパティの定式化、適切なverification methodsの選択、プロパティが失敗した場合のcounterexampleの解釈が含まれます。実際のユースケースは、safety-criticalドメイン（例：avionics、medical devices）およびsecurity-criticalプロトコル（例：cryptographic protocols、smart-contract verification）に及びます。制限事項には、precise specificationの必要性、state-space explosionの可能性、scalabilityの課題、およびverification結果がモデルの実際のシステムへの忠実度に依存するという事実が含まれます。標準的なformal verificationはcorrectnessとsafetyを強調しますが、timingとperformance propertiesにはspecialized models（例：timed automata）または個別の分析が必要であり、runtime verificationはリアルタイムでの実行を監視することによってformal verificationを補完できます。